可编程逻辑器件(PLD)如FPGA和CPLD等提供了最大的硬件灵活性。由于这些器件具有可重编程的特性，开发者得以享受从原型一直到生产阶段随时更新设计的便利。由于PLD设计通过软件位流来进行编程，因而使快速设计修改变得容易而直接，且不存在NRE或掩膜成本。

　　由于PLD在逻辑密度和封装迁移方面均具有可伸缩性，因此它们允许设计者进行全面的修改而仍保持正确的引脚和逻辑密度。这可实现出色的单位逻辑价格成本点和针对每个设计专门定制的引脚数量。PLD设计由硬件描述语言(HDL)组成，以实现面向嵌入式处理器的逻辑和C源文件。这些设计源文件可用于实现和重配置任何PLD任意次数。设计者还可利用已有设计或设计的特定部分在新项目中重用。这种可伸缩性和代码的重用性避免了产品过时淘汰并可降低成本，因为开发者可以快速和轻易升级其设计，使之面向最新的低成本器件。我们发现在汽车设计领域有一个普遍的误解，就是以为FPGA对于生产而言太贵了。5年以前，100万系统门售价在45美元左右。今天，同样的100万系统门器件售价不足10美元，而更小的10万系统门售价不足3美元，从而允许将多个组件大规模集成到单个器件内。现在已完全能够将FPGA纳入全面生产并达到汽车市场所要求的系统成本目标。



　PLD的可编程特性还提供了其他的优势——车内可编程性和重编程性。设备车内可编程性支持在产品部署后也可对其算法和功能进行升级。由于目前的远程信息处理和视频图像识别系统还处在研究与开发的早期阶段，因此现场可升级的能力将会是一种至关重要的资产。随着技术——如图像处理算法——随时间而改进，硬件升级将可在大约几分钟内完成，而无须重新设计ASSP或设计一款新的电路板。

　　例如，在仪表组和中心堆叠显示设计中，LVDS（低压差分信号）收发器已为汽车设计者提供了实现平板显示器(FPD)应用所需的低噪声、高速信号接口。最近，RSDS（低摆幅差分信号）信号接口已被各家显示器制造商采用。这种新的信号传输技术比LVDS具有许多优点，包括较低动态功耗、进一步降低的辐射EMI、减小的总线宽度、高噪声抑制和高吞吐率，PLD的动态特性再一次为开发者带来优选优势。PLD支持众多I/O信号标准，为开发者提供在其设计中整合新兴技术如RSDS等的选择。通过快速适应变化的标准和采用最新及最大的技术，公司可为自己创造上市时间优势，确保对任何竞争对手保持优胜。
　在汽车设计的可靠性方面，有许多因素需要考虑。虽然ISO-TS16949认证早已为市场所知，设计者仍需更深入一步了解。许多公司通过第三方分包商进行生产。设计者必须确保供应商本身是经过认证的。否则，该提供商的设计和操作流程即未达到工业标准。在汽车远程信息处理应用中，AEC-Q100汽车IC应力测试鉴定与PPAP文档化也是必须遵循的。

　　回到技术方面，使用PLD还将提高可靠性。虽然LVDS发射器与接收器配对在市场上早有供货，但采用PLD可让开发者将收发器集成在单个器件内。PLD不仅提供了各种集成信号传输功能，而且还集成了源和终端电阻。通过消除大量分立元件，设计者可以减少元件数量，从而简化PCB，实现可靠得多的信号传输结构。最终结果将是一个更加成本有效和可靠的系统。

　　PLD不仅可集成信号传输能力，而且还提供了将整个系统包含在单个可编程器件上的能力，这也包括处理器。通过将整个设计放在单个芯片上，设计者可以减少电路板上的元件数量及相关连接，从而构成一个可伸缩、便携和可靠的系统。例如，色温是车载显示器开发者需要面对的许多图像增强问题之一。世界上的不同区域对色温优选参数的要求不同。通过使用PLD创建一种可伸缩的色温调节解决方案，该解决方案可在许多地理区域内使用，支持多种显示器类型，只需针对地理上优选的色温设置进行微小的调节。平台可伸缩性和设计可靠性丝毫未减，同时还可以节省成本。

　　大多数PLD具有内置时钟调理功能，以便进行占空比校正和时钟管理，以允许进行时钟控制。时钟管理器被安置在内部专门的低畸变线上，以实现精确的全局性时钟信号。这种时钟提供了高速时钟设计的完整解决方案，例如图像处理所需要的那些设计。抗畸变的内部和外部时钟消除了时钟分布延迟并提供了高分辨率相移。这些时钟还具有灵活的频率综合功能，可生成输入时钟频率分数或整数倍的时钟频率。可靠的时钟管理系统对时序和控制电路满足不断增长的显示需求非常有用。

　　图像缩放需求同样可以采用PLD来解决。以实时图像尺寸调整为例。线路缓冲器和系数组可通过块RAM来实现。其它所有东西，包括垂直和水平乘法器、加法树、定序器与控制等，可使用PLD内的基本逻辑结构来实现。同时垂直和水平乘法器之间无需进行中间缓冲，因而不存在帧延迟。
　目前许多汽车远程信息处理应用需要高性能视频和图像处理能力。PLD拥有大量特性，使得它们特别适合处理各种应用，如导航系统和后座娱乐/视频等，纯粹从架构角度来看，采用PLD将提供各种性能优势。例如，FPGA中的分布式RAM用于存储DSP系数和FIR滤波器，可提供高存储器带宽。双端口块RAM针对数据缓冲和存储进行了优化，并可用于FFT等应用。使用由嵌入式乘法器和累加器构建的MAC，PLD还可每秒执行几十亿次MAC运算。PLD中的大量乘法器还可用于创建并行乘法器阵列，支持复杂的高性能DSP任务，而传统的DSP只能限于执行串行处理。嵌入式SRL16由寄存器和LUT构成，支持多通道数据路径的高效实现。通过支持构建高效的时分复用(TDM)硬件结构，它们还可极大地提高FPGA计算强度。

　　简单使用PLD，开发者可以充分利用其灵活架构和分布式DSP资源，如查找表(LUT)、寄存器、乘法器和存储器等。通过遍布器件的分布式DSP资源、分段式布线和组件使用，FPGA可以使算法在器件中最佳地实现。例如，设计者可以调整阵列的尺寸，使之适合准确的计算要求，特别适用于对图像进行计算。计算可以对几组像素进行，例如对离散余弦变换(DCT)块和图像中的其它块进行计算，而不必顺序扫描整个图像。而且由于处理可以实时完成，因此使用PLD时缓冲像素值对存储器的需求减少。

　　尽管传统的可编程DSP可满足宽范围的应用，但其具有自己的限制。例如，传统DSP受其架构束缚，具有固定数据宽度和有限的MAC单元，因此其串行处理方式限制了其数据吞吐率。这迫使系统必须以较高的时钟频率运行，以提高数据吞吐率，但却产生了一系列挑战。同时，它采用多个DSP来满足带宽需求，产生功耗和电路板空间问题。通过使用PLD，设计者可以实现更高性能、高质量、实时显示器挑战所需的定制解决方案。PLD凭借其灵活架构和DSP资源，可同时支持串行和并行处理。通过选用并行处理，系统具有了在单个时钟周期内最大化其数据吞吐率的潜力。再次，设计者可以调整阵列的尺寸以适应特定的处理需求。